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容忍多重時序錯誤之管線化電路設計 = = Design of Pipe...

國立東華大學電子工程研究所

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博客來

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /

Record Type:	Language materials, printed : Monograph/item
Title/Author:	容忍多重時序錯誤之管線化電路設計 = / 古閔升撰
Reminder of title:	Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
remainder title:	Design of Pipelined Circuits for Tolerating Multiple Timing Errors
Author:	古閔升
other author:	紀新洲
Published:	[花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], : 民98[2009],
Description:	13,88面 : 圖,表 ; 30公分
Notes:	指導教授︰紀新洲
Subject:	時序錯誤 -
Online resource:	http://etd.lib.ndhu.edu.tw/ETD-db/ETD-search-c/view_etd?URN=etd-0729109-113410PDF全文

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
古閔升

容忍多重時序錯誤之管線化電路設計 = Design of Pipelined Circuits for Tolerating Multiple Timing Errors / Design of Pipelined Circuits for Tolerating Multiple Timing Errors古閔升撰 - [花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], 民98[2009] - 13,88面 : 圖,表 ; 30公分

指導教授︰紀新洲

碩士論文--國立東華大學電子工程研究所,2009

參考書目︰面87-88Subjects--Topical Terms:

2696405
時序錯誤

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
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502 $a 碩士論文--國立東華大學電子工程研究所,2009
504 $a 參考書目︰面87-88
650 7 $a 時序錯誤 $2 csht $3 2696405
650 7 $a 超大型積體電路設計 $2 csht $3 2399883
650 7 $a 錯誤容忍 $2 csht $3 2692568
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